半導体製造プロセス：前工程のFEOL・MEOL・BEOLとは何か？役割と違いを解説

半導体の製造工程は大きく2つに分類されます。シリコンウエハ上にLSIを形成する「前工程」と、ダイシングからパッケージング・検査・出荷までを担う「後工程」です。

前工程はさらに、FEOL（フロントエンド・オブ・ライン）とBEOL（バックエンド・オブ・ライン）に区分されます。FEOLがトランジスタ形成を担い、BEOLが多層配線形成を担います。近年の微細化進展に伴い、FEOLとBEOLの中間にMEOL（ミドルエンド・オブ・ライン）と呼ばれる工程が加わりました。中間工程であることから「エンド」を省いてMOL（ミドル・オブ・ライン）と呼ばれることもあります。

ロジック半導体の微細化が進む中で、従来の銅（Cu）ダマシン配線では対応が困難なコンタクト形成が必要となり、コバルト（Co）・モリブデン（Mo）・ルテニウム（Ru）などの代替金属が検討されるようになりました。また、信号線と電源線を同一面で配線する従来構造では配線密度の限界に達しつつあり、電源配線をウエハ裏面側から供給するBS-PDN（バックサイド・パワー・デリバリー・ネットワーク）の実現に向けて、MEOLが果たす役割がクローズアップされています。imecの最新ロードマップでは、2nmノード以降のGAA（Gate-All-Around）トランジスタ世代においてMEOLの複雑性がさらに増大し、2030年代に実用化が見込まれるCFET（Complementary FET）世代ではMEOLにおけるコンタクト形成技術が性能の鍵を握るとされています。

また、このMEOLとは別に、前工程と後工程の間に位置する「中工程」も注目されています。ロジックとメモリをインターポーザ等で微細配線により短距離接続するチップレット集積工程がこれにあたります。

前工程	FEOL	CMOSトランジスタ形成（FinFET→GAA→CFET）
^	MEOL(MOL)	コンタクト形成、裏面給電（BS-PDN）電極形成など
^	BEOL	層間絶縁層形成/銅デュアルダマシンめっき/CMPによる多層配線形成
中工程		TSV、マイクロバンプ、ハイブリッドボンディング、インターポーザ/ブリッジ接続など異種デバイスチップレット集積など
後工程		ダイシング、バックグラインド、ワイヤ/フリップチップボンディング、サブストレートマウンティング、モールディング、検査など

ここでは、前工程の中のFEOL、MEOL、BEOLの違いについて解説します。

FEOL (Front End of Line)
FEOLは半導体製造の最初の段階で、主にトランジスタなどの個別素子をシリコンウエハ上に形成します。具体的にはウェル形成へのイオン注入、STI（Shallow Trench Isolation）による素子分離、High-k/メタルゲートスタック形成、ソース・ドレイン領域の不純物導入、シリサイド化などが含まれます。imecのロードマップによれば、2nmノード世代ではFinFETからGAAトランジスタへの移行が本格化し、2030年代にはnFETとpFETを垂直方向に積層するCFET構造の実用化が見込まれています。
MEOL (Middle End of Line)
MEOLはFEOLで形成したトランジスタとBEOLの最下層配線を接続する工程で、微細化が進む7nm以降のプロセス世代で特に重要性が増しています。コンタクトホールの形成と埋め込み、バリアメタル層の形成、そしてCoやMo・Ruなど新材料を用いたコンタクト充填が主な工程です。さらにimecが推進するBuried Power Rail（BPR）やBS-PDNの電極形成もMEOLで実施されます。7nmプロセスではBEOL＋MOLのコストがFEOLの約3倍に達するという報告があり、歩留まりへの影響が大きい工程でもあります。
BEOL (Back End of Line)
BEOLはMEOLに続く多層配線形成工程です。Low-k材料を用いた層間絶縁膜（ILD）の形成、デュアルダマシン法による銅配線の埋め込みめっき、CMP（化学機械研磨）による平坦化、ビア形成による層間接続を繰り返し積層することで、最終的に10層以上の多層配線構造を形成します。imecの報告では、3nmノード向けに21nmピッチのデュアルダマシンM2配線を実証しており、前世代比でRC積を30%改善しています。2nm以降ではルテニウム（Ru）のサブトラクティブ配線＋エアギャップ構造が有力候補として浮上しており、銅配線比で抵抗を約25%削減できる可能性が示されています。

これら3つの工程は、半導体の微細化と高性能化に伴ってますます複雑化しており、FEOLではGAA・CFETへの構造転換、MEOLでは新材料コンタクトとBS-PDN対応、BEOLでは新配線材料と低抵抗化技術など、それぞれの段階で新たな技術革新が求められています。

半導体前工程の最新ニュース
半導体製造プロセスにおけるFEOL、BEOL、MEOLの違い
参考サイト

半導体前工程の最新ニュース

酸化物で金並みの導電性…最先端半導体に提案、微細配線材の実力
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銅配線をルテニウム配線に変えると抵抗を25%削減できる　IEDM 2024レポート
2024年12月にサンフランシスコで開催されたIEDMでIntelが発表した「Subtractive Ruthenium Interconnects with Airgap」の解説。サブトラクティブ法（全面成膜後にエッチングで配線形成）でルテニウム配線を形成し、配線間をlow-k絶縁膜＋エアギャップで埋め込む方法が、2nm以降のBEOL配線として有望視された。
AMDが投入する世界初の7nmプロセスGPU
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7nmプロセス前倒しへと加速するTSMCのプロセスロードマップ
TSMCが7nmプロセスの前倒しを発表。10nmの1年後に7nmを立ち上げる計画で、異例の速さでの導入となる。EUVを使わずに7nmプロセスを早期に立ち上げることを明確にした。

Intelの10nmとGLOBALFOUNDRIESの7nmはほぼ同世代
FEOLとBEOLの間に「MOL（Middle Of the Line）」と呼ばれる工程が挟み込まれている。より微細で複雑になったFEOLとBEOLの間をつなぐための新しいレイヤーで、メタルレイヤにM0レイヤが組み込まれている。

最先端半導体で実用化される裏面電源供給網（BSPDN）とは何か？
裏面電源供給網（BSPDN）は、ウエハ表面側で信号配線、裏面側で電源供給を分離する技術。インターコネクトのスケーリングを推進できるとともに、信号配線と電源配線の干渉を低減しコスト削減も可能になる。MEOLにおける裏面電極形成と密接に関連する。

ムーアの法則の継続に朗報、imecが3nmノード対応21nmピッチBEOL配線を実証
imecが3nmロジックテクノロジノードに対応するデュアルダマシン21nm M2ピッチテストチップの測定結果を発表。前世代のCu配線と比較してRC（抵抗・容量積）が30%向上し、高い信頼性も確認された。

5nmのBEOLプロセスでもデュアルダマシン構造は適用可能－ imec
imecが5nmのBEOLプロセスでも、マルチパターニングやマルチブロッキングを採用することで従来のデュアルダマシン構造が使えることを実証。また、Cuに代わりRuが有力候補になることも明らかにした。

半導体製造プロセスにおけるFEOL、BEOL、MEOLの違い

半導体製造プロセスは、主にFEOL（Front End of Line）、BEOL（Back End of Line）、そしてMEOL（Middle End of Line）の3つの工程に分けられます。これらの工程は半導体デバイスの異なる部分を順に形成し、それぞれ固有の技術と課題を持っています。

FEOL（Front End of Line）

FEOLは半導体製造プロセスの最初の工程で、主にトランジスタなどの個別素子をシリコンウエハ上に形成します。この工程が完了して初めてMEOLへ進むことができます。

主な特徴と技術：

トランジスタ形成: シリコンウエハ上にMOSFET（Metal-Oxide-Semiconductor Field-Effect Transistor）などのトランジスタを形成します。imecのロードマップでは、FinFET（～7nm）→GAA（2nm～）→CFET（2030年代）という構造進化が示されています。
イオン注入: ウェル形成およびソース/ドレイン領域の不純物導入に使用されます。注入エネルギーやドーズ量の精密制御が歩留まりに直結します。
ゲート形成: High-k誘電体材料とメタルゲート電極を組み合わせたゲートスタック構造を形成します。GAAではナノシート状のチャネルを金属ゲートが全周囲から囲む構造となります。
素子分離: STI（Shallow Trench Isolation）技術を用いてトランジスタ間を電気的に分離します。
シリサイド化: ソース/ドレイン領域とゲート電極の接触抵抗を低減するため、金属シリサイド層を形成します。

BEOL（Back End of Line）

BEOLはMEOLに続く工程で、主に多層配線層の形成を行います。MEOLで形成されたコンタクトの上に、複数の金属配線層を積層してトランジスタ間を接続します。

主な特徴と技術：

多層配線: 複数の金属配線層を順に形成し、トランジスタ間を接続します。先端プロセスでは10層以上の配線層が積層されます。
銅配線: 低抵抗化のためアルミニウムから銅配線に移行しました。2nm以降ではルテニウム（Ru）のサブトラクティブ配線が次世代候補として有力視されています。
ダマシン法: 絶縁膜に配線溝・ビアホールを形成してから金属を埋め込むプロセスで、シングルダマシンとデュアルダマシンがあります。imecは3nmノードで21nmピッチのデュアルダマシン配線を実証し、RC積を前世代比30%改善しています。
層間絶縁膜（ILD）: 配線層間の絶縁に使用され、配線遅延低減のためLow-k材料が採用されています。
CMP（Chemical Mechanical Polishing）: 各配線層形成後の平坦化に使用され、次層のリソグラフィー精度を確保します。
ビア形成: 異なる配線層間を電気的に接続するビアホールを形成します。

MEOL（Middle End of Line）

MEOLはFEOLで形成したトランジスタとBEOLの最下層配線を接続する工程です。7nm以降の先端プロセスで独立した工程として位置づけられ、imecのロードマップではGAA・CFET世代においてMEOLの技術難度がさらに上昇すると指摘されています。

主な特徴と技術：

コンタクト形成: トランジスタのソース/ドレイン・ゲートとBEOL最下層配線を接続するコンタクトを形成します。コンタクト抵抗の低減がデバイス性能に直結します。
新材料の導入: 微細化に伴い銅ダマシンが適用困難となったため、コバルト（Co）・モリブデン（Mo）・ルテニウム（Ru）などの代替金属によるコンタクト充填が検討されています。
バリアメタル: 銅の周辺材料への拡散を防ぐバリアメタル層を形成します。微細化によりバリア層の薄膜化と低抵抗化の両立が課題です。
Buried Power Rail（BPR）: トランジスタ直下のシリコン基板内に電源ラインを埋め込む技術で、BS-PDN実現に向けた基盤となります。
ストレスエンジニアリング: トランジスタのキャリア移動度向上を目的として、MEOLプロセス中に適切な応力をチャネル領域に付与します。

これらの工程は、半導体の微細化が進むにつれてより複雑になっています。imecの最新ロードマップによれば、2nmノードのGAAトランジスタ世代を経て2030年代のCFET世代に至るまで、FEOLの構造変革とMEOLのコンタクト技術革新、BEOLの新配線材料導入が三位一体で求められます。コスト面では、7nmプロセスにおいてBEOL＋MOLのコストがFEOLの約3倍に達するという報告もあり、MEOLおよびBEOLにおける工程数の増大と歩留まり管理が業界全体の課題となっています。

これらの技術革新と課題に対応しながら、半導体業界は更なる高性能化と低消費電力化を目指して開発を続けています。