半導体の製造工程は、シリコンウエハー上に回路を作り込む「前工程」と、ウエハーをチップに切り分けてパッケージに収め、検査する「後工程」に大きく分けられます。前工程はさらに、トランジスタなどの素子を作るFEOL(Front End of Line)と、素子同士をつなぐ多層配線を作るBEOL(Back End of Line)に分けられます。微細化が進んだ現在のプロセスでは、その間に両者をつなぐMEOL(Middle End of Line、MOLとも呼ばれます)が加わっています。本記事では、FEOL・MEOL・BEOLのそれぞれの役割と主な工程、微細化に伴う課題、裏面電源供給による変化を解説します。
| 前工程 | FEOL | トランジスタなどの素子形成(素子分離、ウェル、ゲート、ソース・ドレイン)。構造はFinFET→GAA→CFET(候補) |
| ^ | MEOL(MOL) | トランジスタと配線をつなぐコンタクト形成(M0、Mint、Vintなど)、埋め込み電源レール |
| ^ | BEOL | 絶縁膜の成膜、ビアと配線の形成(銅デュアルダマシン)、CMPを繰り返す多層配線形成 |
| 先端パッケージ(チップレット集積) | インターポーザ、ハイブリッド接合などによる複数チップの高密度接続(チップレットの記事) | |
| 後工程 | ウエハーテスト、裏面研削、ダイの切り分け、パッケージング、最終テストなど |
なお、工程の区分は資料によって異なります。MEOLを独立させず、コンタクトの形成までをBEOLに含める説明もあります[1]。本記事では、FEOL・MEOL・BEOLの3つに分ける区分で説明します。
FEOL:トランジスタを作る工程
FEOLは、集積回路の製造の最初の部分で、トランジスタ、キャパシタ、抵抗などの個別の素子を半導体基板に作り込む工程です。一般に、金属配線層を成膜する手前までを指します[2]。
CMOSの場合、FEOLには、絶縁分離されたCMOS素子を作るための次のような工程が含まれます[2]。
- 使用するウエハーの選定
- CMP(化学機械研磨)とウエハーの洗浄
- STI(シャロートレンチ分離)による素子分離(0.25µmより大きい古いプロセスではLOCOS)
- ウェルの形成
- ゲートモジュールの形成
- ソース・ドレインモジュールの形成
最後に、表面をコンタクト形成に備えて処理し、FEOLが終わります[2]。
トランジスタ構造の変化
FEOLで作るトランジスタの構造は、世代とともに変わってきました。Intelの18Aは、GAA(ゲート・オール・アラウンド)型のトランジスタRibbonFETと、裏面電源供給のPowerViaを同時に導入した初めての量産ノードです[3]。imecの2026年版ロードマップでは、A7世代(2033年ごろ)で、nFETとpFETを縦に積み重ねるCFET(相補型FET)が量産導入の有力候補とされています[4]。imecは、CFETに必要な工程モジュールとして、裏面コンタクトのモジュールや、しきい値電圧を作り分けるゲートスタックの開発を進めています[5]。
MEOL(MOL):トランジスタと配線をつなぐ工程
現在のプロセスでは、FEOLとBEOLの間にMOL(Middle Of the Line)と呼ばれる工程が挟み込まれています。微細で複雑になったFEOLとBEOLをつなぐための新しい層で、MOLのために、メタル層にM0層が加わりました[6]。MOLは長く1層のコンタクトでしたが、現在はMintやVintといった複数の層に広がり、トランジスタのソース・ドレイン・ゲートと局所配線の間で信号を伝えます[7]。
コンタクト抵抗の増大
トランジスタが小さくなるにつれてコンタクトに使える面積も減り、ソース・ドレインのコンタクト抵抗が大きく増えました。imecは、半導体側のドーピング濃度を上げることと、金属(一般に遷移金属のシリサイド)と半導体の界面の質を高めることで、この寄生抵抗の低減に取り組んできました[7]。
接続性を高める技術と新しい金属
MOLの接続性を高める技術として、自己整合ゲートコンタクト(SAGC)や埋め込み電源レール(BPR)があります。電源レールは従来、BEOLの層に作られていましたが、BPRでは電源レールをFEOLの中に埋め込み、配線の資源を空けます。深いビアの寄生抵抗は、ルテニウム(Ru)などを使うMOLのコンタクトで下げられるとされています[7]。
コンタクトや配線の埋め込みには、20年以上にわたってタングステンの原子層堆積(ALD)が主に使われてきました。Lam Researchは2025年2月、モリブデン(Mo)のALD装置を発表し、メモリやロジックの微細化にはタングステンを超える金属化が必要になるとしています[8]。バリアメタルの役割はバリアメタルの記事で解説しています。
BEOL:多層配線を作る工程
BEOLは、素子を形成したウエハーの上に金属配線層を積み重ねる工程です。絶縁のための酸化膜と配線の金属層を交互に積み、層と層の間はビアでつなぎます。一般的な配線の金属は銅とアルミニウムで、1998年以前はほぼすべてのチップがアルミニウムの配線でしたが、現在は主に銅が使われています。現代のICでは、10層を超える金属層が積まれます[1]。
BEOLの一般的な手順は次のとおりです[1]。
- 最下層の絶縁膜(PMD)を成膜し、CMPで平坦化する
- PMDに穴を開け、コンタクトを作る
- 1層目の金属配線(メタル1)を作る
- 層間絶縁膜(IMD)を成膜する
- 絶縁膜にビアを開け、下の配線と上の配線をつなぐ
- 3〜5を繰り返して、すべての配線層を作る
- 最後に、チップを保護するパッシベーション膜を形成する
銅配線は、絶縁膜に掘った溝とビアに銅を埋め込むダマシン法で作ります。銅の埋め込みは電解銅めっきの記事で、平坦化に使う装置はCMP装置の記事で解説しています。
配線の微細化と新しい材料
BEOLの寸法は、技術ノードごとに約0.7倍で縮小し続けています[9]。最も重要な局所配線層(M1、M2)のメタルピッチは21nmまで狭まり、層間のビアの寸法は12〜14nmになります。銅のデュアルダマシンでは、銅を埋める前に溝とビアの中にバリア層とライナー層を成膜しますが、この寸法ではバリアとライナーが場所を取りすぎ、銅を埋める余地が少なくなります。その結果、ビアの抵抗とばらつきが制約となり、電流密度の高さからエレクトロマイグレーションの信頼性も課題になります[7]。
対策として、ビアにRu、W、Moなどの別の金属を使い、バリアなしで銅配線の底につなぐハイブリッドメタライゼーションや、セミダマシンといった新しい作り方が提案されています。業界では、局所配線の金属としてコバルト(Co)が採用され、中間層では低誘電率材料の代わりにエアギャップを使う例もあります[7]。
imecは2019年、3nmノード向けに、デュアルダマシンで作った21nmピッチのM2配線のテストチップを発表し、前世代の銅配線と比べてRC(抵抗と容量の積)が30%向上したとしています[9]。Intelは2024年12月のIEDMで、ダマシン法の銅配線の代わりに、全面に成膜した金属を削って配線を作るサブトラクティブ法でRu配線を形成し、25nm未満の配線ピッチで抵抗を最大25%削減したと発表しました。絶縁層にはエアギャップも併用しています[10]。
裏面電源供給(BSPDN)
電源レールは従来、BEOLの層に作られてきました[7]。裏面電源供給(BSPDN)は、電源の配線網をウエハーの裏面側に設ける技術で、トランジスタ密度を高め、電源供給を改善できることから、多くのプロセスに導入される見込みとされています。TSMCのSuper Power Railは、特別なコンタクトで裏面の電源網を各トランジスタのソースとドレインに直接つなぐ方式です[11]。Intelは18AでPowerViaを量産ノードに導入しました[3]。TSMCのA16は、GAAのナノシートトランジスタに裏面電源供給のSuper Power Railを組み合わせ、N2Pと比べて同じ電圧で最大10%高いクロック、同じ周波数で15〜20%低い消費電力をうたっています(2024年の発表)[11]。一方、imecの2026年版ロードマップでは、GAA世代のノードは表側からの電源供給でも裏面電源供給でも実装できるとしています[4]。CFETの開発でも、裏面コンタクトの工程モジュールが開発されています[5]。
後工程との境目
BEOLの後には、ウエハーテスト、ウエハーの裏面研削、ダイの切り分け、ダイのテスト、パッケージング、最終テストからなる後工程があります。後工程はクリーンルームの外で行われ、別の会社が担当することも多いと説明されています[1]。複数のチップを1つのパッケージの中で高密度につなぐ先端パッケージングについては、チップレットの記事で解説しています。
まとめ
前工程は、トランジスタを作るFEOL、トランジスタと配線をつなぐMEOL(MOL)、多層配線を作るBEOLに分けられます。FEOLではGAAからCFETへとトランジスタ構造が変わりつつあり、MEOLではコンタクト抵抗の増大に対して新しい金属や接続技術が検討されています。BEOLでは、配線の微細化に伴い、銅のデュアルダマシンに加えてRuのサブトラクティブ配線やエアギャップなどの新しい材料と構造が開発されています。さらに、電源の配線をウエハーの裏面側に設ける裏面電源供給も、量産ノードに導入され始めています。
参考サイト一覧
- Back end of line(Wikipedia英語版)
- Front end of line(Wikipedia英語版)
- Intel’s 18A production starts before TSMC’s competing N2 tech(Tom’s Hardware)
- Imec’s 2026 roadmap details 0.3nm nodes by 2038(Tom’s Hardware、2026年6月29日)
- Advancing the CFET-based device roadmap (Part 1)(imec)
- 【後藤弘茂のWeekly海外ニュース】Intelの10nmとGLOBALFOUNDRIESの7nmはほぼ同世代(PC Watch)
- A view on the logic technology roadmap(imec)
- Lam Research Altus Halo for Molybdenum Atomic Layer Deposition for Semiconductor Metallization(StorageNewsletter、2025年2月26日)
- ムーアの法則の継続に朗報、Imecが3nmノード対応21nmピッチBEOL配線を実証(マイナビニュース TECH+、2019年7月12日)
- 銅配線をルテニウム配線に変えると抵抗を25%削減できる IEDM 2024レポート(ASCII.jp、2025年2月3日)
- TSMC unveils 1.6nm process technology with backside power delivery(Tom’s Hardware、2024年)

