サブ1nm時代のトランジスタ微細化最前線：imecロードマップとムーアの法則の行方

半導体の微細化は長年にわたって「ムーアの法則」が示す指数関数的なトランジスタ集積化のペースを維持してきましたが、スケーリングの主役は今や単純な寸法縮小から、構造の抜本的革新へとシフトしています。2nm世代が量産フェーズに入るなか、その先のオングストローム（Å）時代に向けたロードマップ競争が激化している。本記事では、ベルギーの半導体研究機関imecのロードマップを軸に、2nm以降のトランジスタ構造の変遷、プロセス技術上の課題と解決策、そして最新の研究開発事例をご紹介します。

ムーアの法則とスケーリングの「限界」——プロセスノード名称の意味の変化
2nm以降のトランジスタ構造の変遷
プロセス技術の課題と解決策
最新ニュース：IBMの0.7nmナノスタック技術
まとめ：アングストローム時代へ向けた技術の収束
参考情報・出典

ムーアの法則とスケーリングの「限界」——プロセスノード名称の意味の変化

かつてノード名称は実際のトランジスタ寸法とほぼ対応していましたが、現在では技術世代を示す記号的な呼称に変化しています。半導体製造がかつてなく複雑になるにつれ、チップメーカーは数年ごとに全面刷新するのではなく、新世代ノードを3年に一度のペースで投入し、その間に毎年インクリメンタルな改良を加えるスタイルが主流となっています。

imecのロードマップは、3nmまで主流だったFinFETから始まり、2nmでのGAA（Gate-All-Around）ナノシート、A7（7オングストローム）でのForksheet、さらにA5・A2ではCFETや原子スケールチャネルへと進化する設計を描いている。なお、10オングストロームが1nmに相当するため、このロードマップはサブ1nmのプロセスノードを網羅しています。

ムーアの法則そのものの定義も更新されつつあります。imecの最新2026年版ロードマップによると、Contact Poly Pitch（CPP）は2030年のA10世代でスケーリングが頭打ちになると予測しており、引き続きムーアの法則を維持するためにはCFETトランジスタやHyper-NA EUVリソグラフィーなどの新技術採用が不可欠だとしている。

2nm以降のトランジスタ構造の変遷

FinFETの限界とGAA（ナノシート）への移行

標準的なFinFETトランジスタは3nmまで有効ですが、その後はGAA（Gate-All-Around）ナノシート設計への移行が進み、2024年に高量産が開始された。GAAトランジスタはトランジスタ密度と性能の向上をもたらし、チャネルをゲートが完全に取り囲む構造によりリーク電流を大幅に削減できます。チャネル厚みの調整により、電力消費または性能のどちらに最適化するかも選択できるようです。

Forksheetトランジスタ——GAAとCFETの「橋渡し」

A10世代では、NタイプFETとPタイプFETの間のギャップをバリアで置き換えることでよりコンパクトに配置できる「Forksheet」構造が登場。ForksheetはGAAの発展形として位置付けられ、素子間ピッチをさらに縮めつつ、CFETへの技術的な布石となる構造だ。imecはGAA/ナノシートおよびForksheetトランジスタがA7ノードまで有効と見込まれます。

CFET（Complementary FET）——「究極のトランジスタ構造」

A7以降のサブ1nm世代で本命視されているのが、CFET（Complementary FET）です。CFETはGAAナノシートトランジスタの後継として位置付けられており、NタイプとPタイプのMOSトランジスタを積層することで、スタンダードセルのN-P間スペーシングという制約を初めて排除。先端トランジスタのコンタクトおよび電源供給技術と組み合わせることで、ロジックスタンダードセルのサイズを大幅に縮小できると期待されます。

CMOSトランジスタの次なる進化形であるCFETについて、imecはその商業導入が2033年頃に始まると予測しています。imecのJoep Ryckaert氏はA7世代への移行に際し、「従来のナノシートデバイス技術のスケーリングはますます課題が増している。CFETが次世代トランジスタの解決策として浮上しつつある」と述べています。

CFETは製造プロセス面でも高い複雑性を伴う。垂直積層構造がもたらす課題として、積層断面の重要部位に垂直アイソレーションを施す専用モジュールが必要となります。たとえば、MDI（Middle Dielectric Isolation）モジュールは上下のゲート間のアイソレーションを実現し、上下デバイスに異なるしきい値電圧を設定できるようにします。近年、300mm mCFET統合プロセスの主要なビルディングブロックのデモンストレーションで大きな進展があり、VLSI 2024ではimecの研究者が内側スペーサーと互換性のあるMDIモジュールを搭載したmCFETデバイスを報告しています。

さらにA5世代（2035〜2036年頃）ではCPPが42nmを維持しつつセル高さが約64nmへ削減され、2038年のA3世代ではCPP 39nm・セル高さ50nmへと到達する見込み。A3ではimecはシーケンシャルCFET実装、さらにボンデッドCFET構造による垂直統合を想定しています。

プロセス技術の課題と解決策

リソグラフィ：High-NA EUVの役割

トランジスタ微細化に不可欠なリソグラフィ技術においても、次世代への移行が進んでいます。2025年には高量産環境へのHigh-NA EUV（極端紫外線）露光装置の初導入が見込まれており、これらの次世代リソグラフィシステムは2nmおよびそれ以降の世代へとムーアの法則を押し進める鍵となりそうです。

High-NA（開口数0.55）EUVリソグラフィは、マスク枚数とプロセスコストを削減することでサブ2nmノードのパタニングプロセスを簡素化し、最小シングル露光ピッチをサブ28nmまで拡張できるとされており、最終的な解像度は16〜18nmピッチが期待されています。

一方、2026年時点では2nm量産は現実のものとなっているが、High-NA EUVは依然として最も難しい導入課題とされており、ボトルネックは解像度だけでなく、マスク、レジスト、オーバーレイ、確率的欠陥、フィールドサイズ、歩留まり学習、経済的スループットといったフルスタック全体に及んでいる。

なお、TSMCは最近のテクノロジーフォーラムでHigh-NA EUVに対する長期的なスタンスを改めて示しており、A16（1.6nmクラス）およびA14（1.4nmクラス）プロセス技術にはHigh-NA EUV露光装置を使用しない方針のようです。

次世代チャネル材料：2D半導体（遷移金属ダイカルコゲナイド）

シリコンを超える微細化を実現する材料として、2次元（2D）半導体（遷移金属ダイカルコゲナイド：TMD）への研究が世界規模で加速しています。MoS₂やWSe₂などの2Dトランジション・メタル・ダイカルコゲナイド（MX₂）材料は、シリコンのコンダクションチャネルを原子1層の薄さのシートに置き換えることで、優れた静電的チャネル制御と高いキャリア移動度を維持しつつ、究極のゲート長・チャネル長スケーリングを実現できると期待されています。

VLSI 2026では、imecとASML、TSMCが協力して重要な進展を発表しました。VLSI 2026にて、imecはASMLおよびTSMCと協力し、2D材料ベースのn型およびp型FETに対する新しい堅牢かつスケーラブルな300mm統合ルートを発表しました。今回初めて、チャネル材料にMoS₂（nFET）とWS₂またはWSe₂（pFET）を用い、CPP 50nmでのスケールされたFETデモンストレーションに成功しました。

p型デバイスの課題解決にも進展がありました。WS₂やMoS₂を用いたn型デバイスの改善に研究が集中する一方、p型デバイスは依然として課題が多かったが、TSMCとのコラボレーションでWSe₂チャネル向けの新しいゲートスタック統合技術が開発されたことで状況が変わりつつあります。達成のためには高品質な2D材料層の成膜、ゲートスタック統合、低抵抗なソース/ドレインコンタクト形成、および300mmファブへの統合という重要なマイルストーンの達成が必要とされています。

裏面電源供給（BSPDN）と3D統合

トランジスタ構造の革新と並行して、チップの「裏側」からのアプローチも重要なプロセス技術課題となっています。imecはBSPDN（Backside Power Delivery Network）をCFETの必須要件として位置付けており、チップ背面への電源供給ネットワーク移設によりウェーハ上面でのウェーハ間ボンディングが容易になり、ロジック上へのメモリ積層が可能になります。さらにグローバル配線やクロック信号なども基板裏面に移設する構想もimecは描いています。

最新ニュース：IBMの0.7nmナノスタック技術

2026年6月25日、こうした研究開発競争の到達点の一つを示す発表がIBMからなされました。IBMは、0.7nm（7オングストローム）ノードにおける革新的なトランジスタアーキテクチャを特徴とする、世界初のサブ1nmチップ技術を発表しました。

IBMが採用したのは「NanoStack」と呼ぶ独自の3次元積層アーキテクチャです。ナノスタック設計はトランジスタを垂直に積み重ね、かつ交互にオフセットして配置することで3Dシーケンシャル統合を活用し、チップへのトランジスタ集積密度を高めます。また、積層された各層に異なる材料の組み合わせを使用できるため、性能と電力効率をそれぞれ独立に最適化できるそうです。

製造方法についても従来とは異なるアプローチが採られています。ナノスタックトランジスタの製造に際し、IBMは1枚ではなく2枚のウェーハを使用するとともに、超薄膜誘電体ボンディングを組み合わせた手法を採用しており、これは従来例がない構成。また、このアーキテクチャはデュアルチャネルエンジニアリングへの扉も開くものであり、NFET（n型FET）チャネルにシリコン、PFET（p型FET）チャネルにシリコンゲルマニウムや代替材料を組み合わせることで、キャリア移動度を独立に最適化することが可能になります。

性能面での主要指標は以下の通り。IBMの7Aクラス（0.7nmクラス）ナノスタックプロセスは、同社が2021年に発表した2nmクラスノード（GAAナノシートベース）と比較して最大50%の性能向上、または70%のエネルギー効率向上を実現するとされている。VLSI 2025でのRebohらの論文によれば、4トラックベースセルを持つ7A NanoStack設計は2nmノード比で約50%のエリアスケーリングを達成している。さらにVLSI 2026では、ナノスタックアーキテクチャによってSRAMで40%のスケーリングが実証されており、AIアクセラレータで多用されるSRAMのスケーリング停滞に対して突破口を開くものとして注目されている。

imecのロードマップとの関係でいえば、IBMのナノスタックは従来のCFETスタイルの実装——相補トランジスタを積層するが、チャネル配置や熱管理に制約が大きかった——をさらに超えたアプローチとして位置付けられる。IntelやSamsung、TSMCも同様の3次元アイデアに取り組んでいるが、IBMの交互配置レイアウトとウェーハボンディング手法は、各層を個別に製造してから接合するアプローチとは異なり、量産装置を用いたフルウェーハ上でのタイトなアライメントを実現できるとされます。

量産に関しては、IBMはナノスタックがサブ1nm世代に有効であると考えており、今後5年以内の量産開始を目指しています。ただしこの技術は現時点では研究デモンストレーションの段階にあり、商業量産能力は備えていない。製造パートナーも現時点では公表されていません。

まとめ：アングストローム時代へ向けた技術の収束

2nm世代の量産が始まった今、半導体の微細化はプロセスの難易度・複雑性において全く新しい段階に突入している。FinFETからGAA/ナノシート、Forksheet、CFETへと続くトランジスタ構造の変遷は、imecが提示した2nmから0.2nm（2037年目標）へ至るロードマップが象徴するように、単なる微細化競争を超えた「チップアーキテクチャの再発明」のフェーズに入っています。High-NA EUVリソグラフィの普及、2D半導体チャネル材料の製造統合、BSPDNを前提としたCFETの実装、そしてIBMが提示したナノスタックのような3Dシーケンシャル統合のアイデアが収束していく先に、オングストローム時代の半導体プロセスが姿を現してくるでしょう。