ハイブリッド接合とは〜Cu-Cu直接接合の原理・プロセスとW2W・D2W

ハイブリッド接合（ハイブリッドボンディング）は、はんだのバンプを使わずに、ウエハーやチップの表面に作った銅（Cu）の電極同士を直接つなぐ接合技術です。原理的に接続のピッチを狭くできるのが特徴です［1］。本記事では、はんだ接合との違い、接合の原理、プロセスの流れ、位置合わせ、W2W・D2W・D2Dの違い、低温化や生産性などの課題、適用分野と装置の動向を解説します。

はんだ接合との違いと接続ピッチ
接合の原理
プロセスの流れ
位置合わせ精度
W2W・D2W・D2Dの違い
1. リコンストラクテッドD2Wと一括接合
実用化・適用拡大に向けた課題
適用分野
装置の動向
まとめ
参考サイト一覧

はんだ接合との違いと接続ピッチ

シリコンのウエハーやダイを積み重ねるときの接続には、これまで、マイクロバンプと呼ばれる微小なはんだのバンプが広く使われてきました。はんだ接合では、表面に出したCu電極の上にはんだのバンプを形成し、バンプ同士を接触させて加熱で溶かし、固め直して接続します。最後に、残ったすき間に樹脂（アンダーフィル）を充填します。接続のピッチはバンプの大きさで決まり、最短で25〜30µm程度です［2］。

ハイブリッド接合は、バンプやはんだボールを使わず、シリコンの表面に作ったCu電極そのものを接続電極にします。そのため、ウエハーのプロセス技術で微細な電極を形成でき、原理的に接続のピッチを狭くできます［1］。Intelの説明では、ハイブリッド接合のピッチは、シリコンウエハーとダイの接続で25〜5µm、ウエハー同士の接続で5〜1µmを狙えるとされています［2］。

接合の原理

ハイブリッド接合の接続面は、Cu電極と絶縁膜でできています。絶縁膜には、二酸化シリコン（SiO₂）、TEOS、SiCNなどが使われます。表面は、電極の部分がわずかにへこむように作ります［1］。

接合では、まず活性化処理で表面の絶縁膜を親水化し、常温で2枚のウエハーを圧着します。すると、向かい合う絶縁膜の表面の一部がシロキサン結合でつながります。この無機絶縁膜を用いた接合の説明例では、続いて300〜400℃でアニールすると、絶縁膜の界面付近の水分が拡散して欠陥を埋め、共有結合の部分が増えて接合が強くなります。一方、向かい合う電極の表面が接触し、Cuが相互に拡散して接合します。このように、絶縁膜と電極が異なる原理で接合することから「ハイブリッド」接合と呼ばれます［1］。

Intelの説明では、Cu電極の表面は食器の皿のようにくぼませ、その深さは20nm以内です。絶縁膜は0.5nm以内とごくわずかだけ削ります。表面同士を接触させると絶縁膜同士がつながり、向かい合うCu電極の間にはわずかなすき間が残ります。圧着したまま加熱すると、Cu電極が膨張して接触し、相互拡散で接合が形成されます［2］。

プロセスの流れ

ウエハー同士を接合する場合の代表的な流れは、次のとおりです［3］。

電極の形成：バリア膜（TaN）をCVDやALDで、Cuのシード層をALDで成膜した後、Cuをめっきします。Cuのめっきについては電解銅めっきの記事で解説しています。
CMP：CuのCMP（化学機械研磨）で絶縁膜の高さまで研磨します。このとき、Cuが絶縁膜より数nmだけへこむ（ディッシング）ようにします。このわずかなすき間は、アニールでCuが膨張すると埋まります。CMP装置についてはCMP装置の記事で解説しています。
洗浄：メガソニック洗浄で、ウエハー表面のくずを取り除きます。
プラズマ活性化：プラズマ（一般に窒素）で絶縁膜の表面を活性化し、反応しやすい-OH基を多く作って接着性を高めます。熱圧着のような圧力と温度で接合する方式と異なり、ハイブリッド接合は表面の化学反応で接合が進むため、表面の活性化が重要です。
貼り合わせとアニール：2枚のウエハーを位置合わせして貼り合わせ、アニールでCu同士を接合します。

量産では、300mmウエハーの全面でナノメートル単位のディッシングの管理、粒子のない表面、ウエハー同士を50nmの精度で位置合わせするために、ウエハーの歪みを小さく抑えることが求められます［3］。研磨の工程でウエハーを清浄かつ平坦に保つことが、歩留まりを高めるうえで重要とされています［4］。

位置合わせ精度

ハイブリッド接合では、2枚のウエハーの位置合わせの精度が極めて重要で、電極の位置合わせ誤差は100nm以下が求められます。位置合わせの誤差は、相対的なずれ、回転、伸縮、その他の4つの成分の合計で決まります。初めの3つは接合装置で補正し、残りはウエハーのプロセスと接合装置の両方で小さくします［1］。

JEITAの2022年度版実装技術ロードマップでは、2022年時点で量産に使われるハイブリッド接合の位置合わせ誤差は150nmとされ、2032年には半分以下の70nmに減ると予測されています［1］。

W2W・D2W・D2Dの違い

ハイブリッド接合の代表的な方式には、ウエハー同士を接合するW2W（Wafer to Wafer）と、個片化したダイをウエハーに接合するD2W（Die to Wafer）があります［3］。ダイ同士を接合する形態はD2D（Die to Die）と呼び、D2Wとは区別します。

W2W：CMOSイメージセンサーでの実績があり、研究では400nmピッチの接合も実証されています。D2Wより成熟しており、重ね合わせの精度の要求にも応えられます。ただし、接合するダイの大きさが同じでなければならず、不良のダイを工程から除くことができません［3］。
D2W：良品のダイだけを接合でき、大きさの異なるダイも使えます。研究開発の段階で2µmピッチに達しています［3］。

量産品の9µmのCu-Cu接続から、2µm以下への微細化は、W2WとD2Wのどちらでも達成できる見通しとされています［3］。チップレット間の接続規格UCIeでも、2.0版でハイブリッド接合向けのUCIe-3Dが加わり、10〜25µmから1µm以下までのピッチに対応しています［5］。

リコンストラクテッドD2Wと一括接合

D2Wには、ダイを最終的な接合先のウエハーへ一つずつ直接配置する方法に加え、複数のダイを一時的な支持基板であるキャリアウエハーに並べ、まとめて接合するコレクティブD2Wがあります。EVGは、キャリアの準備、ダイの配置、ウエハー接合、キャリアの分離という工程を示しています。複数ダイを一括で扱うことで、ウエハー用装置による表面の活性化・洗浄と接合を利用できます（EVGのD2W技術説明）。

さらに、ダイを配置した後に接合面を形成し直す方法が、リコンストラクテッドD2Wハイブリッド接合です。横浜国立大学の井上史大氏らによる技術解説では、ダイをキャリア上に固定し、ダイ間のすき間を二酸化シリコン（SiO₂）で埋め、CMPで平坦化してハイブリッド接合面を形成する工程が紹介されています。その後、プラズマ活性化、洗浄、W2Wと同様の接合工程を経て、キャリアを除去します。個片化したダイからウエハー状の構造を再構成し、接合面を作る点が特徴です（井上氏らの技術解説、第5節）。

この方法は、ダイを選んで配置するD2Wの利点を保ちながら、ウエハー単位での処理により清浄度や位置合わせ精度、生産性の確保を狙います。一方、EVGはキャリアを使う一括接合について、ダイ配置とW2W接合の位置合わせ誤差の累積、キャリアの準備・洗浄の費用、ダイ厚さの管理を課題に挙げています。再構成する方式では、これにダイ間の充填やCMP、キャリア除去の工程も加わります。

キャリアの除去方法も重要です。井上氏らは、研削でキャリアを取り除く方法のコストを課題とし、低温で堆積したSiO₂膜を利用して、接合後に剥離できる仮接合の研究を紹介しています。再構成して一括接合しても、最初のダイ配置やキャリアの処理が不要になるわけではなく、一連の工程で生産性を評価する必要があります。

国内では、JSTの次世代エッジAI半導体研究開発事業に、リコンストラクテッドD2Wハイブリッド接合を中核とする研究計画が公開されています。横浜国立大学を代表機関とし、レゾナック、東京科学大学、慶應義塾大学、早稲田大学が参画し、環境循環型の製造プロセス、高精度テスト、熱拡散技術を組み合わせた開発を目指しています。これはエッジAI向けの研究開発計画です（JSTの研究開発概要）。

実用化・適用拡大に向けた課題

接合温度の低温化と接合品質の両立

接合温度は、材料や表面処理、加圧条件によって変わります。前述の300〜400℃はすべてのハイブリッド接合に共通する必須条件ではありません。ITRIは、150℃、1.06MPa、1時間で接合するウエハーレベルの技術例を公開しています。低温化を評価するときは、温度だけでなく加圧条件や加熱時間も併せて見る必要があります。これは特定の技術例であり、工程全体の最高温度や、すべての量産品に適用できる条件を示すものではありません。室温での貼り合わせと、その後のアニールも分けて考えます（ITRIの技術説明）。

D2D・D2Wのスループット

ダイを扱う方式では、接合面を清浄に保ち、位置合わせの精度を確保しながら、処理速度を高めることが課題になります。D2Wの具体例として、imecは2µmのCuパッドピッチの実証に際し、加工、ダイの個片化、ピックアンドプレースを通じた清浄表面の維持と、各工程での高スループットの両立が重要だったと説明しています（imecのD2W実証）。

D2Dの生産性を評価する際も、接合動作だけでなく、ダイの供給・位置合わせ・表面の管理を含めて確認する必要があります。ただし、D2Wの実証条件や装置の処理能力を、そのままD2Dの値として扱うことはできません。方式を区別し、処理速度と接合品質の両方を見ることが重要です。

接合面の清浄度・平坦度と位置合わせ

微細なCu電極を接合するには、CMPで作る表面形状を、その後の工程でも維持する必要があります。imecのD2W実証では、Cuのへこみを2.5nm未満とする平滑な表面に向けてCMPを最適化し、その表面を個片化やダイの配置まで保つことが求められました。これは同実証の条件であり、すべての方式に共通する規格値ではありません（imecの工程説明）。

キオクシアもCBAの開発で、Cuの結晶性、CMP後の表面段差、接合時のCu表面状態、位置合わせ、ウエハーの反りを制御したと説明しています。位置合わせ精度だけでなく、表面とウエハー形状を含む工程全体の管理が、低抵抗で信頼性の高い接合につながります（キオクシアのCBA技術説明）。

有機絶縁材料の開発と信頼性の確認

接合面の絶縁層には、無機材料だけでなく、有機材料を使う開発例もあります。東レの研究者によるIEEE講演の公開要約では、低温硬化ポリイミドを用いたハイブリッド接合が紹介されています。ポリイミド同士とCu同士を接合する方式で、接合後のすき間に充填するアンダーフィルとは役割が異なります（東レ研究者によるIEEE講演の要約）。

この研究では、CMPを用いた試験体での接合と、加速試験後の絶縁信頼性が確認されています。有機絶縁層の採用を検討する際には、低温で接合できるかに加え、界面の接合状態と絶縁の信頼性を評価することが重要です。この事例は材料・プロセスの開発段階として紹介し、製品への量産採用実績とは区別します。

適用分野

積層型CMOSイメージセンサー

ソニーの公式沿革では、積層型CMOSイメージセンサーの商品化は2012年、Cu-Cu接続の商品化は2015年と説明されています。積層構造の商品化と、Cu-Cu接続の実用化は時期を分けて捉える必要があります。Cu-Cu接続では、積層した画素チップとロジックチップのCu端子を直接接続します。イメージセンサーは、微細な直接接続を実用化した適用分野の一つです（ソニーの公式沿革、Cu-Cu接続の技術説明）。

3次元NANDフラッシュメモリ

キオクシアは、BiCS FLASHの第8世代にCBA（CMOS directly Bonded to Array）技術を適用し、ワードライン218層の構造を実現しています。CMOS周辺回路とメモリセルアレイを別々のシリコンウエハーに形成し、Cuパッド同士を対向させて直接接合します。NANDのセルアレイと、その周辺回路を接合する構造です（キオクシアのCBA技術説明）。

この構造では、CMOSとセルアレイにそれぞれ適したプロセス温度を使えます。キオクシアは、両者を個別に最適化することで、チップ面積の縮減と性能向上が可能になると説明しています。接合は単にチップを積む手段にとどまらず、メモリと周辺回路の製造工程を分けて最適化する役割も担います。

ロジック

TSMCの3次元集積技術SoICは、接合ピッチを10µm未満まで微細化できる積層技術群です［6］。SoICの接合ピッチは2023年の9µmから2025年には6µmに縮み、2029年に4.5µmを目指すロードマップが示されています。AMDは最初の3D V-Cache製品から、ハイブリッド接合を量産に使っています。Intelは2026年前半に、ハイブリッド接合技術Foveros Directを使ったサーバー向けCPU「Clearwater Forest」の出荷を始めました［4］［7］。チップレットの全体像はチップレットの記事で解説しています。

HBM

SK hynixのNewsroomに掲載された大学教授の技術ノートでは、HBMについて、HBM4までは既存の積層方式で対応できるものの、HBM4E以降はDRAMの間隔の縮小と放熱の面で限界が出てくる見込みだとしています。積層数が20層を超えるとみられるHBM4EかHBM5で、ハイブリッド接合が本格的に採用される可能性が高いとしています。一方で、フリップチップの2〜3倍とされる製造コスト、プロセス技術の成熟度、装置開発の進捗が、採用の時期に影響するとしています［8］。

装置の動向

Applied MaterialsとBesiは2025年10月、表面処理、接合、計測というハイブリッド接合のすべての工程を1台にまとめたD2W方式の装置「Kinex」を発表しました［9］。Besiの2026年1〜3月期の受注額は2億6970万ユーロで前年同期の2倍を超え、主にハイブリッド接合装置とAI向けパッケージングの需要によるものとしています［10］。ウエハー接合の装置についてはウエハー接合装置の記事で解説しています。

まとめ

ハイブリッド接合は、Cu電極と絶縁膜でできた表面同士を、絶縁膜の接合とCuの相互拡散という2つの原理でつなぐ技術です。めっき、CMPによるディッシングの管理、洗浄、プラズマ活性化、貼り合わせ、アニールという工程を経て、はんだ接合より狭いピッチの接続を実現します。CMOSイメージセンサーで実績のあるW2Wに加え、良品のダイだけを使えるD2Wの開発も進み、ロジックの3次元積層ではすでに量産に使われています。3次元NANDでは、キオクシアが第8世代BiCS FLASHにCBAを適用しています。適用の拡大には、接合温度の低温化、生産性、接合面の品質と信頼性の両立が重要です。有機絶縁層を用いる開発も進んでいます。HBMへの本格採用は、HBM4E以降になるとみられています。