ナノインプリントリソグラフィ（NIL）〜原理とプロセス、半導体量産と配線形成への応用

ナノインプリントリソグラフィ（NIL：Nanoimprint Lithography）は、微細なパターンを刻んだ型（テンプレート、モールド）を基板上の樹脂に押し当て、パターンを写し取る技術です。光を投影して回路を焼き付ける露光とは異なる方式で、ナノメートル級のパターンを形成できます。本記事では、ナノインプリントの原理と方式、プロセスの流れ、半導体の量産への適用、配線形成と先端パッケージへの応用、課題、研究動向を解説します。

ナノインプリントの原理と歴史
熱ナノインプリントと光ナノインプリント
プロセスの流れ
半導体量産への適用
配線形成と先端パッケージへの応用
課題
研究動向
1. シリコンフォトニクスへの適用
2. ロール方式による金属配線の形成
まとめ
参考サイト一覧

ナノインプリントの原理と歴史

ナノインプリントは、インプリント用のレジスト（樹脂）を機械的に変形させてナノメートル級のパターンを作る方法で、低コスト、高スループット、高解像度という特徴を持つとされています。レジストには一般にモノマーやポリマーの材料を使い、押し当てている間に熱かUV光で硬化させます。型とレジストの密着を制御して、きれいに離型できるようにします［1］。

ナノインプリントは、Stephen Y. Chouが1995年に論文と特許で発表した技術です。Chouは、基板上の約50nmの薄い樹脂膜と、膜厚より深い凸部を持つ型を使い、当時の光リソグラフィの解像限界より30倍以上小さい10nm未満の構造を、機械的な押し付けで形成できることを示しました。型の凸部の下の樹脂がほぼすべて押しのけられ、残膜がほぼゼロになることも示しています［1］。

熱ナノインプリントと光ナノインプリント

代表的な方式は、熱ナノインプリントと光ナノインプリントです［1］。

熱ナノインプリント（T-NIL）：熱可塑性の樹脂をスピンコートで基板に薄く塗り、型を押し当てて圧力をかけ、樹脂のガラス転移温度より高い温度に加熱して型のパターンを押し込みます。冷却した後に型を外すと、パターン化された樹脂が基板上に残ります。その後、反応性イオンエッチングなどで、樹脂のパターンを下地に転写します［1］。
光ナノインプリント（P-NIL、UV-NIL）：UV硬化型の液状レジストを基板に塗り、石英やPDMSなどの透明な型を押し当てます。UV光でレジストを硬化させてから離型し、熱ナノインプリントと同様にパターンを下地に転写します［1］。

型の押し当て方には、ウエハー全面を1回で転写する全面一括方式と、小さな領域を少しずつずらしながら繰り返し転写するステップ＆リピート方式があります。全面一括方式は高いスループットと均一性が得られ、直径8インチ以上のウエハーでも高精度な転写が可能とされています［1］。

プロセスの流れ

半導体の微細加工にナノインプリントを使う場合、おおむね次の流れで進みます［1］。

テンプレートの作製：高解像度のテンプレートは、電子線描画や集束イオンビームでパターンを作りますが、最も微細な寸法では描画に時間がかかります［1］。DNPは、描画装置で形成したパターンに成膜とエッチングを組み合わせてパターンの密度を2倍にするダブルパターニング（SADP）で、回路線幅10nmのテンプレートを作っています［2］。
レジストの塗布：レジストを基板にスピンコートするか、インプリントの直前に液滴として配置します［1］。
押印と硬化：テンプレートを押し当てて、熱またはUV光でレジストを硬化させます［1］。
離型：テンプレートを外します。型とレジストの密着が強すぎると、レジストがはがれて型に残り、パターンの劣化や型の損傷につながります。FDTSと呼ばれる離型層を型に付けることで、この問題を軽減できます［1］。
残膜の除去とパターン転写：ナノインプリントでは、型の凸部の下に薄い樹脂の層（残膜）が残ります。残膜をエッチングで取り除いた後、樹脂のパターンをマスクにして下地を加工します。残膜を取り除くエッチングは、光リソグラフィの現像にあたる工程で、寸法（CD）の制御を左右するため、パターン形成の工程の一部として扱う必要があるとされています［1］。

型に何段もの凹凸を作っておけば、1回のインプリントで多層の形状を写し取れます。ナノインプリントは本質的に3次元のパターン形成が可能な方式とされています［1］。

半導体量産への適用

キヤノンの半導体製造装置

キヤノンは2023年10月13日、ナノインプリントを使う半導体製造装置「FPA-1200NZ2C」を発売しました。ウエハー上のレジストに、回路パターンを刻んだマスク（型）をハンコのように押し付けて回路パターンを形成する装置です。光学系を介さないため、マスク上の微細な回路パターンを忠実にウエハー上に再現でき、最先端のロジック半導体の5nmノードにあたる最小線幅14nmのパターンを形成できます［3］［4］。同社は、マスク技術の改良により、2nmノードに相当する最小線幅10nmのパターン形成も見込んでいます。また、微細な回路のために特殊な波長の光源を必要としないため、現行の最先端ロジック半導体向けの露光装置に比べて消費電力を大きく下げられるとしています。装置内の微粒子の汚染を抑える環境制御技術により、高精度な位置合わせと、微粒子による欠陥の低減を図っています［3］。

主な仕様は、ウエハーサイズ300mm、フィールドサイズ26×33mm、マスクサイズ6インチ、重ね合わせ精度4nm以下です［5］。キヤノンは2024年9月26日、この装置を米国テキサス州の半導体コンソーシアム「Texas Institute for Electronics（TIE）」に出荷し、先端半導体の研究開発や試作品の製造に活用される予定としています［4］。

テンプレートの開発

大日本印刷（DNP）は2003年から、ナノインプリント用のテンプレートを開発・提供してきました。2025年12月には、回路線幅10nmのテンプレートを開発したと発表しました。NAND型フラッシュメモリに加え、1.4nm世代相当の先端ロジック半導体にも対応でき、2027年にも量産を始める予定です。同社は、このテンプレートを使えばEUV露光の工程の一部を置き換えたり、EUV露光装置のない製造ラインで先端ロジック半導体を作ったりできるとし、ArF液浸やEUVの露光に比べて電力消費量を約10分の1に抑えられるとしています［2］。

重ね合わせ精度への取り組み

キオクシアは、UVナノインプリントのプロセスマージンを広げるため、ナノインプリント用のアライメントマークの設計ルールと、ウエハーの段差に応じたパターンの被覆率のルールという2つの設計上の制約を提案しています。下層との合わせ精度の評価も報告しています［6］。

配線形成と先端パッケージへの応用

デュアルダマシン構造の一括形成

ナノインプリントの3次元のパターン形成は、配線の形成にも応用されています。キオクシアは、ナノインプリントとドライエッチングを使って、L/S=50/50nm以下のデュアルダマシン構造（ビアと配線溝）を一括で形成する検討を報告しています。3次元の形状は、光リソグラフィより少ない工程数でパターン形成できるため、コストの削減が期待されています［7］。

一方で、ビアと溝を一度に加工するため、エッチングでの寸法のずれ（CDシフト）やマスクの消耗が大きくなりやすいという課題がありました。また、エッチングには厚いレジストが望ましいものの、厚いレジストはナノインプリントで欠陥が出やすく、両立が難しいという課題もありました。同社は、エッチング耐性の高いレジストを使い、テンプレートの構造、インプリントの条件、エッチングの条件を最適化することで、ウエハー全面でL/S=4X/4Xnmのデュアルダマシン形状を得ています［7］。ダマシン配線の銅の埋め込みについては電解銅めっきの記事で、前工程の配線全体についてはFEOL・MEOL・BEOLの記事で解説しています。

先端パッケージの再配線層とダマシン法

先端パッケージの再配線層（RDL）は現在、主にセミアディティブ法（SAP）で作られています。imecは、配線間隔1.6µm以下の微細な再配線層の形成には、絶縁膜に溝を作って金属を埋め込むダマシン法が必須になると提唱しています。太陽ホールディングスはimecとの共同研究で、ダマシン法向けの感光性絶縁材料を使い、300mmウエハー上でCD 1.6µmの3層の再配線層を形成しました［8］。この事例は光リソグラフィによるもので、ナノインプリントを使ったものではありません。再配線層についてはFO-WLP／FO-PLPの記事で解説しています。

チップレット向けの光配線

産業技術総合研究所は、ECTC 2026で、チップレットのパッケージングに向けて、シリコンフォトニクスの送受信チップを埋め込んだ光パッケージ基板を発表しました。この基板の光の再配線層（ポリマーの光導波路）は、リソグラフィとインプリントの技術で形成されています［9］。チップレットについてはチップレットの記事で、シリコンフォトニクスについてはシリコンフォトニクスの記事で解説しています。

課題

ナノインプリントの主な課題は、重ね合わせ精度、欠陥、テンプレートのパターン形成、テンプレートの摩耗とされています［1］。

重ね合わせ精度：全面一括方式よりステップ方式のほうが有利とされています［1］。
欠陥：真空中でインプリントしない場合、空気が閉じ込められて気泡の欠陥ができることがあります。レジストをインプリントの直前に液滴として配置する場合はリスクが高く、空気が抜けるまで時間を取る必要があります。テンプレート由来の欠陥には、テンプレートの洗浄や中間のポリマースタンプの使用が必要になります［1］。
テンプレートの作製と摩耗：高解像度のテンプレートは電子線描画などで作るため、最も微細な寸法では時間がかかります。また、インプリントでは圧力をかけてレジストに型を押し込むため、他のリソグラフィのマスクより型の摩耗が速く進みます［1］。
残膜とパターンの粗密：残膜の除去がCDの制御を左右します。また、密集した凸部は孤立した凸部より多くの樹脂を押しのけるため、パターンの粗密によって転写の具合が変わる近接効果があります［1］。

研究動向

シリコンフォトニクスへの適用

東京科学大学と東京応化工業は2025年1月、UVナノインプリントを使ったシリコンフォトニクスの半導体プロセスを開発したと発表しました。シリコンフォトニクスのプロセスに適したナノインプリント用の光硬化性樹脂を開発し、樹脂の膜厚や充填率、回路のレイアウトを最適化して、膜厚20nm以下の残膜制御を可能にしました。試作したシリコン導波路の伝搬損失は、波長1550nmで約1.6dB/cmで、ドライArFを使う90nmのCMOSラインや電子線描画で作った導波路と同程度の性能だったとしています［10］。

ロール方式による金属配線の形成

東京理科大学の谷口淳教授は、ロールナノインプリントを使って、プラスチック基板の上に金属のナノパターンを転写する技術を研究しています。樹脂のレプリカモールドの底にだけ銀インクを残し、光硬化樹脂で写し取ることで、絶縁分離された金属ナノパターンを作ります。転写速度が毎分10mと高速でも100nmを切る銀ナノパターンを作製し、ロールプレスで10層の積層構造も実現しました［11］。

同研究室は、銀インクで遮光パターンを付けたフィルムモールドを使い、UV硬化樹脂の不要な残膜を出さずに銀の配線を作る手法も開発しています。通常のフォトリソグラフィの解像度とされる10µmより小さい幅約2µm、高さ4.5µmの配線を作製でき、銀メッシュの透明電極などへの応用が考えられるとしています［12］。谷口教授は2025年10月、ナノインプリントの国際会議NNT2025で、日本でのナノインプリントの先駆的な業績に対して「30年ナノインプリント先駆者賞」を受賞しました［13］。

まとめ

ナノインプリントは、型を押し当ててパターンを写し取る、光学系を必要としないリソグラフィ技術です。熱方式と光方式があり、テンプレートの作製、レジストの塗布、押印と硬化、離型、残膜の除去という流れでパターンを形成します。キヤノンが最小線幅14nmの半導体製造装置を出荷し、DNPが回路線幅10nmのテンプレートを開発するなど、半導体の量産に向けた取り組みが進んでいます。3次元の形状を一度に転写できる特徴は、デュアルダマシン構造の一括形成の検討にも生かされています。一方で、重ね合わせ精度、欠陥、テンプレートの作製と摩耗、残膜の制御といった課題への対応が続けられています。