FO-WLP/FO-PLPとは〜ファンアウトの工程と課題

FO-WLP（Fan Out-Wafer Level Package）とFO-PLP（Fan Out-Panel Level Package）は、個片化したシリコンダイを並べ直してから樹脂でまとめ、その上に再配線層（RDL）と外部端子を形成するファンアウト型のパッケージです。多ピンでありながら小型・薄型にできるパッケージとして、スマートフォンのアプリケーションプロセッサなどに使われています。本記事では、FO-WLP/FO-PLPの基本構造、代表的な製造プロセスの流れ、ウエハーとパネルの違い、量産に向けた課題を、工程の順序に沿って解説します。

FO-WLP/FO-PLPとは
1. ファンイン型のWL-CSPとの違い
2. ウエハーレベルとパネルレベル
市場ニーズと用途：スマートフォン向けの薄型・多ピン化
製造プロセスの流れ
WLPとPLPの違い
量産に向けた課題
技術ロードマップと開発動向
まとめ
参考サイト一覧

FO-WLP/FO-PLPとは

ファンイン型のWL-CSPとの違い

ウエハーレベルのパッケージには、ファンイン型のWL-CSPとファンアウト型のFO-WLPがあります。WL-CSPは、回路を作り込んだウエハーにそのままパッケージとしての処理を加え、最後に個々のパッケージに切り分けるものです。大きさと厚みがシリコンダイとほぼ同じになるため、小型・薄型を突き詰めたパッケージとされています［1］。

これに対してFO-WLPは、回路を作り込んだウエハーを裏面から研削して個片化し、「キャリア」と呼ぶ板の上にダイを並べ直してからパッケージングを始めます。キャリアごとダイをまとめて樹脂モールドし、元のウエハーより大きな「疑似ウエハー」を作って、そこに再配線層と外部端子を形成します［2］。ファンアウト型では、チップの接続を、パッケージ基板ではなく再配線層を通して引き出します。ファンイン型のWLPより多くの入出力（I/O）を収容できることが、普及の理由とされます［3］。

なお、再配線層の形成、はんだボールの搭載、個片化という後半の流れは、WL-CSPとFO-WLPでほぼ共通です［4］。

ウエハーレベルとパネルレベル

キャリアが円形のウエハーであればFO-WLP、四角いパネルであればFO-PLPと呼ばれます［2］。キャリアごとモールドしたウエハー状のものを「疑似ウエハー」、パネル状のものを「パネル」と呼び分けることもあります［5］。

市場ニーズと用途：スマートフォン向けの薄型・多ピン化

WL-CSPは小型・薄型の点で優れていますが、シングルダイが前提のため、パッケージに収容できる回路の規模を大きくできないとされます［2］。FO-WLPは、多数の入出力端子を収容できる多ピンパッケージでありながら、小型・薄型・低コストを両立できるとされ、多ピンの薄型パッケージの中心的な存在になったと位置づけられています［5］。

代表的な用途がスマートフォンのアプリケーションプロセッサで、ピン数は2000ピン弱に及ぶとされます［6］。ファンアウトは2007年にInfineonのeWLB（embedded wafer-level BGA）で初めて導入され、本格的な採用の最初の波は、TSMCのファンアウト技術「InFO」が2016年にiPhone 7に使われたことに続いて起きたとされます。ウエハーレベルパッケージ全般で、スマートフォンがほかのどの製品よりも大きな牽引役だったという業界アナリストの見方も紹介されています。Samsungも2018年にGalaxy Watch向けでFO-PLPを立ち上げました。また、フリップチップBGA（FCBGA）やワイヤボンディングと比べて、熱抵抗が低く、パッケージを薄くでき、コストも下げられる可能性があるとされます［3］。

FO-WLPには、異なる製造プロセスで作った複数のダイを同じキャリアに並べ、1個のパッケージに収められるという特徴もあります。このためSiP（System in Package）の実現手段としても使われています［5］。ファンアウトで複数のチップレットを集積する場合については、1〜2個のダイには適した技術である一方、チップレットが6個程度以上になるとダイシフト（後述）が制約になるとの指摘があります［3］。チップレットとインターポーザについては、チップレットの製造工程の記事と2.xDインターポーザの記事で解説しています。

製造プロセスの流れ

工程の分類

FO-WLPの組み立て工程は、大きく2つに分かれます。キャリアにダイを配置してから再配線層と外部端子を形成する「チップファースト（Chip First）」と、キャリアに再配線層を形成してからダイを搭載する「RDLファースト（RDL First）」です。さらにチップファーストには、ダイの回路面を下にして載せる「フェースダウン（Face Down）」と、上にして載せる「フェースアップ（Face Up）」があります［2］。英語では、チップファーストはdie-firstやmold-first、RDLファーストはchip-lastとも呼ばれます［3］。

以下では、JEITA（電子情報技術産業協会）の「実装技術ロードマップ」を解説した記事をもとに、代表的な工程を順に説明します。

チップファースト／フェースダウン（標準的な工程）

初期に開発され、現在でも標準的とされるのがチップファースト／フェースダウンの工程です［2］。

回路を作り込んだウエハーを裏面から所望の厚さまで研削し、個々のダイに切り分けます。
粘着フィルムを貼ったキャリアに、ダイをフェースダウンで再配置します。
ダイの周囲をモールド樹脂で覆い、疑似ウエハーを作ります。
疑似ウエハーからキャリアを剥がし、ダイの回路面を露出させます。
回路面に再配線層を形成し、外部端子となるはんだボールを搭載します。
個々のパッケージに切り分けます。

2019年度版のロードマップを解説した記事では、この方式がFO-WLPで最も多く生産されているタイプとされ、キャリアにはガラスウエハーまたはガラスパネルが使われると説明されています。再配線層は電解めっきによる銅配線で、線幅／間隔は20μm／20μm以上です。モールド樹脂には、硬化による体積収縮率が1％以下、硬化後の熱膨張係数が10ppm/℃前後と小さいことが求められます［5］。

チップファースト／フェースアップ（応力を緩和した工程）

フェースダウン型では、シリコンダイとモールド樹脂の熱膨張係数の違いが信頼性上の問題になりました。シリコンの熱膨張係数が室温付近で約2.6ppm/℃であるのに対し、エポキシ系のモールド樹脂は30〜40ppm/℃前後とされ、10倍を超える差があります。温度が変わるとダイと樹脂の境界に応力が集中し、境界付近の再配線層の絶縁層や配線にクラックが入るおそれがあります［6］。このため、絶縁層には30％以上という大きな伸びが求められます［5］。

この問題への対策として開発され、すでに実用化されているのが、ダイの電極に銅（Cu）バンプを形成しておくフェースアップの工程です。Cuバンプの分だけ再配線層がダイと樹脂の境界から離れるため、応力が発生しても再配線層に影響しにくくなります［6］。

回路とCuバンプを形成したウエハーを研削し、個々のダイに切り分けます。
粘着フィルムを貼ったキャリアに、ダイをフェースアップで再配置します。
キャリアのダイ側をモールド樹脂で封止します。
モールド樹脂を研削し、Cuバンプが露出したところで止めます。
ダイの表面側に、再配線層の誘電体層と配線層を形成します。
キャリアを剥離します。必要に応じて疑似ウエハーを裏面から研削して薄くし、保護用の樹脂フィルムを貼ります。
はんだボールを搭載し、個々のパッケージに切り分けます。

キャリアが付いた状態で再配線層を形成するため、全体が反りにくいという利点もあります［5］。

微細配線型（ガラスキャリアによる平坦化）

ここまでの工程の再配線層は、線幅／間隔が最小でも10μm／10μmで、製造歩留まりを考えると15〜20μm程度で量産することが多いとされます。1000ピンを超えるパッケージでは、この線幅では配線の引き回しが難しくなります［6］。微細化を妨げていた要因として、モールド樹脂の硬化収縮、熱膨張係数の違いによる疑似ウエハーやパネルの反り、ダイの位置ずれが挙げられています［7］。

そこで、平坦度が高く、熱膨張係数をシリコンダイに近づけたガラスキャリアを使い、その表面に薄い導電接着膜を形成することで、下地の平坦度を確保した工程が開発されました。これにより、再配線層の線幅／間隔は2〜5μm程度まで微細化されています。工程はチップファースト／フェースアップで、キャリアにあらかじめ銅の柱（Cuピラー）を形成しておき、モールド後の研削でCuピラーとダイのCuバンプを露出させてから再配線層を作ります［6］。

2019年度版のロードマップを解説した記事の例では、線幅／間隔は内層で2μm／2μm、外層で5μm／5μmです。Cuピラーはパッケージの上に別のパッケージを積むPoP（Package on Package）のためのもので、PoPでない場合はこの工程を省きます。また、ダイ側の誘電体層をポリイミドとポリベンゾオキサゾール（PBO）の2層構造にして、ダイの端の応力を緩和し、温度サイクルによるクラックを防いでいます［7］。

RDLファースト

RDLファーストでは、ダイより先に再配線層を作ります。2019年度版のロードマップを解説した記事では、次の流れが示されています［7］。

シリコンまたはガラスの平坦な支持ウエハーに、再配線層を形成します（PoPの場合はCuピラーも形成します）。線幅／間隔は2μm／2μm〜10μm／10μmです。
はんだバンプを形成したダイを、フェースダウンで搭載します。ダイは裏面を研削していない厚い状態のため、一括リフローでも反りにくいとされます。
一括リフローで、ダイと再配線層を接続します。
ダイと再配線層の間に樹脂を注入して硬化させます（アンダーフィル）。
全体をモールド樹脂で封止し、表面を研削してCuピラーを露出させます。
支持ウエハーを剥離し、底面にはんだボールを搭載します。
個々のパッケージに切り分けます。

業界では、今後はチップファーストとチップラスト（RDLファースト）の両方が必要になるとの見方も示されています［3］。

工程の比較

工程	ダイの向き	再配線層を作る順番	特徴
チップファースト／フェースダウン	回路面を下	モールドとキャリア剥離の後	初期からの標準的な工程。ダイと樹脂の境界に応力が集中しやすい
チップファースト／フェースアップ	回路面を上	モールドと研削の後（キャリアが付いた状態）	Cuバンプで再配線層を境界から離し、応力を緩和。ガラスキャリアとの組み合わせで微細配線にも対応
RDLファースト	回路面を下	ダイの搭載より前	平坦な支持ウエハー上に先に再配線層を作り、一括リフローでダイを接続

WLPとPLPの違い

FO-PLPは、FO-WLPのキャリアを円形のウエハーから四角いパネルに置き換えたものです。業界紙では、ウエハーレベルのファンアウトを、SEMI標準の510×515mmまたは600×600mmのパネルに広げたものと説明されています［3］。

パネル化の狙いは、一度に処理できる面積を広げて、パッケージ1個あたりのコストを下げることです。300mmウエハーを正方形に換算すると213mm角ですが、プリント基板で使われる代表的な基板は400mm×300mm、500mm角、700mm×500mmなどで、面積はウエハーの4倍を超えます。このため、原理的にはウエハーレベルよりもパッケージ1個あたりのコストが下がるとされます［8］。

FO-PLPは通常、プリント基板などの四角いパネルを扱います。プリント基板にダイを埋め込むタイプは「部品内蔵基板」とも呼ばれ、PLPの一種とみなすことができます。微細配線を形成できるタイプは、「FO-PLP」と表記されることが多いとされます。その一例では、500mm×400mm程度のガラス・エポキシ基板に設けた開口部にダイをフェースダウンで搭載し、ガラスキャリアで平坦度を確保して、再配線層を2〜5μm程度まで微細化しています。誘電体層には、反りを抑えるため、ポリイミドより硬化収縮率の小さいフェノール系樹脂を使います［8］。

一方で、パネルサイズの標準化は途上にあるとされます。Fraunhofer IZMは2021年のインタビューで、サイズは標準化されておらず、SEMIが標準化に取り組んでいること、プリント基板や液晶パネルの経緯からさまざまなサイズがすでに製造で使われていることを説明しています。また、同所のコストモデルではパネル化でコストを下げられる一方、大きな投資が必要で、ラインを十分な生産量で埋められなければコストの利点が失われるとしています［9］。2022年の時点では、ウエハーからパネルへの転換が必要になるほど生産量が増えるまで、FO-PLPはおおむね様子見の状態にあるとも報じられていました［3］。

量産に向けた課題

反り

反りは、シリコン、再配線層のポリイミド、エポキシ系モールド樹脂の熱膨張係数の違いから生じ、歩留まりの低下につながります。対策としては、圧縮成形や、低い温度で硬化する誘電体材料の採用が挙げられています［3］。Fraunhofer IZMによると、反りはRDLファーストかどうかなどの工程の違いを問わず課題になり、材料の挙動、温度、湿度など多くの要因に左右されるため、予測やシミュレーションが難しいとされます。大型パネルでは重力の影響も考慮する必要があるとされます［9］。

ダイシフト（ダイの位置ずれ）

キャリアに並べたダイの位置がずれる現象をダイシフトと呼びます。ダイを置いた後であればいつでも起こりえますが、最も大きなリスクはモールド工程にあるとされます。対策の一つが、ダイの実際の位置を測定し、それに合わせて再配線層のパターンを補正する手法で、Decaの「Adaptive Patterning」が例として挙げられています。接合材料の選択も影響するとされます［3］。大型パネルではこうしたアダプティブパターニングが必要になり、高速な測定、ソフトウェア、大量のデータ処理が求められるとされます［9］。

従来の後工程にない工程と装置

ファンアウトでは、再構成した疑似ウエハーへの圧縮成形や、モールド樹脂の研削など、従来の組み立て工程にはなかった工程が加わります［3］。パネルレベルでは、標準サイズが決まっていないことが装置メーカーの負担になるとも指摘されています［9］。パッケージング装置や材料については、パッケージング装置の記事、先端パッケージング用露光装置の記事、層間絶縁材料の記事、封止材・アンダーフィルの記事もあわせてご覧ください。

技術ロードマップと開発動向

JEITAの2022年度版実装技術ロードマップでは、2021年から2031年までのFO-WLPの推移が示されています。全体として変化は小さいものの、パッケージの厚みは0.200mmから0.125mmへ薄くなり、再配線層の配線ピッチは10μmから4μmへ、ダイ間の間隔は0.20mmから0.15mmへ狭くなると予測されています［8］。

配線の微細化では、2022年時点で最先端のファンアウトパッケージは再配線層が最大5層、線幅／間隔が2μmまで細くなっているとされます［3］。

パネルレベルでは、Fraunhofer IZMが2016年に「Panel Level Packaging Consortium」を立ち上げ、第2フェーズの「PLC 2.0」に移っています。PLC 2.0では610mm×457mmのパネルを使い、再配線層2μmを目標に、1μmまでの検討も予定しているとされます。また、モールドによるファンアウトと、プリント基板への能動部品の内蔵を同じラインで扱うとしています［9］。企業の動きとしては、2022年時点で、NepesがフィリピンでFO-PLPの事業を始めたほか、Powertech、Unimicron、ASEがFO-PLPを量産中または計画中とされていました［3］。

まとめ

FO-WLP/FO-PLPは、個片化したダイをキャリア上に並べ直して樹脂でまとめ、その上に再配線層を形成するパッケージです。ダイの外側まで端子を広げられるため、多ピンでありながら小型・薄型を両立でき、複数のダイを1つのパッケージに収めることもできます。スマートフォンのアプリケーションプロセッサなどに使われ、スマートフォンがウエハーレベルパッケージの大きな牽引役だったとされます。

製造工程は、チップファースト（フェースダウン／フェースアップ）とRDLファーストに大別されます。初期のフェースダウン型で生じた応力集中の問題は、Cuバンプを使うフェースアップ型で緩和され、さらにガラスキャリアによる平坦化で再配線層の微細化が進みました。パネルレベルへの展開ではコスト低減が期待される一方、反り、ダイシフト、パネルサイズの標準化などが量産に向けた課題とされています。パッケージング工程全体の流れについては、半導体パッケージング工程の記事で解説しています。